小芯片(Chiplet)开发流程

小芯片（Chiplets）在半导体功能和生产效率方面带来了巨大飞跃 ，就像40年前软IP（知识产权核）所做的那样，但要实现这一愿景
，仍有许多工作要做。这需要一个生态系统，而目前该生态系统还处于非常初级的阶段

小芯片（Chiplets）在半导体功能和生产效率方面带来了巨大飞跃 ，就像40年前软IP（知识产权核）所做的那样
，但要实现这一愿景，仍有许多工作要做 。这需要一个生态系统 ，而目前该生态系统还处于非常初级的阶段。

如今
，许多公司已经达到了光刻掩膜版的极限，被迫转向多芯片解决方案 ，但这并没有催生一个即插即用的小芯片市场
。这些早期系统无需遵循标准即可运行
，且它们追求的效益也不尽相同。从设计角度来看，它们仍然是在构建一个大型系统 。

“小芯片背后的理念是分而治之 ，”西门子EDA部门Tessent硅测试解决方案DFT流程产品经理Vidya Neerkundar表示
，“这样能以更快的速度完成，同时还能获得更高的良率等所有好处
。然而 ，在分而治之的过程中，你还需要考虑其他问题。解决一个问题后
，又会出现另一个问题 。你总是在不断解决问题，努力追赶
。 ”

人们对这些新问题的全面理解仍在不断发展中。“我们知道如何制造标准小芯片 ，”Marvell公司定制解决方案技术副总裁兼首席技术官Mark Kuemerle表示
，“那就是HBM，目前它是唯一的标准 。它是在JEDEC（固态技术协会）中定义的
。标准中规定了x、y方向的尺寸 ，以及如何连接。

任何人都可以制造出与之兼容的产品 。但要使开放的小芯片市场运作起来
，必须具备同样严格的标准
。这看似不是一个惊天动地的概念，但实际上它确实具有划时代的意义。如果我们能做到这一点 ，就能实现资源共享 。而当我们把同样的概念应用到3D领域时
，哇！如果我们能将可能用于堆叠的SerDes IP（串行/解串器IP核）的接口标准化，或者将用于无线或航空航天领域的数据转换器标准化 ，并且有足够多的人对这些标准化感兴趣
，那么我们就能实现接口的标准化。这样，作为设计师 ，当我构建连接所有部件的基础芯片时，我就可以锁定这个基础
，并在其周围构建其他所有部件
。这确实有助于推动3D集成设计的普及。
”

关键在于要有足够多的人达成共识 。“最大的问题是，‘行业的具体需求是什么？”Fraunhofer IIS自适应系统研究所先进混合信号自动化组组长Benjamin Prautsch表示 ，“很多人都在相互等待
。有些公司需要站出来
，在不同利益方之间进行调解，并尝试找到共同点。答案很大一部分在于在生态系统中找出或确定正确的路径 。 ”

这可能需要比一些人预期的更长的时间
。“标准仍在不断演变 ，
”Cadence公司SSG产品营销总监Mayank Bhatnagar表示
，“像UCIe这样的标准正在被全行业所采用，我相信它会取得成功 ，但我们距离这一目标还有几年时间。我不期望在接下来的三到五年内实现这一目标 。我们可能在21世纪30年代才会看到行业标准小芯片的普及
。”

需要标准

封装 、测试、设计
、功能通信、实现层面的互连等方面都需要标准。目前
，每个人都遵循自己的标准 。“现在有点像西部牛仔时代， ”Ansys公司产品营销总监Marc Swinnen表示 ，“这很好
，让百花齐放
。但该使用哪种封装技术呢？选项太多了。每个OSAT（外包半导体组装和测试）厂商都有自己的特色，还有这些特色的变体 ，但并非所有都能取得主流成功 。这个市场迟早会经历一次洗牌。没人愿意押错宝，被困在一种无人使用的古怪技术上
。因此
，行业需要整合。
”

封装技术正在追赶半导体行业的规范性 。“对于中介层（interposer）而言，顶级晶圆厂和OSAT厂商对规则和技术参数的定义各不相同 ，”新思科技工程副总裁Abhijeet Chakraborty表示
，“这些对于使用中介层组装芯片是必要的，但目前它们都有不同的参数和标准
。对于物理验证运行集 ，它们有不同的开发方法和范式。希望所有这些都能变得更加规范化
，这都将有所帮助 。我们正处于一个巨大而激动人心的开发变革时期
。从晶圆厂到垂直整合公司的架构师，再到EDA和标准化等领域 ，整个生态系统都在解决许多非常有趣且重要的问题。这一切变化得非常快
，虽然看起来任务艰巨，但这是必要的 ，只有这样
，我们才能找到真正适用于大众3D-IC开发的解决方案 。 ”

虽然每个标准都可能有所帮助，但需要达到一定的规模效应
。“当英特尔发起UCIe小组时 ，大家都非常兴奋，
”Marvell公司的技术副总裁兼定制解决方案首席技术官Mark Kuemerle表示
，“有了芯片到芯片的接口，大家都认为小芯片真的要起飞了。但实际上并没有改变什么 。原因是还需要很多其他的东西
。将这些部件连接在一起会带来很多复杂性 ，比如测试。你必须弄清楚如何让这些小芯片相互通信
，以便对它们进行全面的测试覆盖 。”

这些标准正在制定中。“早在上世纪90年代，就有了IEEE1149.1标准 ，它讨论了如何将每个芯片连接到电路板
， ”西门子的Neerkundar表示，“当时有一种语言——BSDL
。现在有IEEE 1838标准 ，它描述了PTAP-/STAP-类型的机制
，说明了如何在3D-IC堆叠中使用它。你还可以在2.5D中使用它 。其他标准也在制定中
。P3405是IEEE的一个标准，讨论了互连测试和修复。如果你自己设计 ，你能用它做什么？还有P1838A
，它讨论了3D-IC的边界扫描接口 。
”

必要的标准清单还在不断增加
。“对于静电放电（ESD），我们遵循IEC 61000标准 ，”Ansys公司产品经理Takeo Tomine表示，“该标准定义了机器模型 、人体模型和电荷器件模型。这些是每个电气工程师从芯片到模块再到系统都需要遵循的标准 。在芯片方面
，他们确实遵循了指导原则，晶圆厂也制定了设计规则手册来与这些标准保持一致 ，并提供了某些限制
。 ”

标准通常会避免某些方向不明确的问题。“标准避免定义可能高度变化的事物
，”Cadence公司的Bhatnagar表示，“例如 ，UCIe没有定义通道应该如何实现 。英特尔是创始成员
，拥有其EMIB技术，但标准避免了要求使用任何特定技术
。它确实定义了通道的一些方面 ，如电压传输函数（VTF）和串扰规范。我们已经看到一些非常深奥的通道被创建出来以满足要求
，但它们看起来与标准最初的想法大不相同 。
”

一些问题仍然存在。“我们无法定义接口，”NHanced公司的总裁Robert Patti表示 ，“我们可以定义物理接口的电源
、地线和间距
。但我们无法尝试定义电压。我们可以在每个小模块中定义一个电源环
，然后在这个模块中有信号，以及层与层之间的信号 。让人们坐在一起就电源等物理要求达成一致可能是可行的
。但逻辑协议则因人而异。如果你想让我在这两组电路之间叠加某种逻辑协议 ，我不想浪费时间延迟 。我不需要同步它
。我不想花费电路资源，当然也不想花费延迟或功耗。 ”

这揭示了核心问题 。“挑战在于行业希望有一个标准
，
”Fraunhofer的Prautsch表示，“他们希望尽可能标准化
。但他们不希望有额外的开销。”

就像软IP一样 ，小芯片也需要一套交付物才能成功集成 。“我们需要哪些模型？ ”西门子中央工程解决方案总监Pratyush Kamal问道
，“行业正在努力解决这个巨大的差距
。台积电有他们的3D Blocks语言，并试图在IEEE内部公开。OCP内部也在进行类似努力 ，但即使在那里
，他们也没有完全定义所有需要的东西 。以一个3D IC为例，你有一个横跨两个芯片的混合信号电路。当你交付这个小芯片时 ，虽然有物理形态
，但你仍然需要交付与这个完整堆叠相关的SPICE网表，以便进行完整模拟
。大多数时候 ，当你进行小芯片集成时
，你并不一定想深入了解小芯片内部。我们抽象出这些细节 。我们只关心接口边界，但有些分析需要小芯片的完整视图暴露给组装商和封装设计师
。
”

组织挑战

在为基于小芯片的生态系统做准备时 ，公司必须审视自己的组织架构并做好准备。“大多数大型公司都有项目和计划来开始加速3D-IC的发展，”Ansys的Swinnen表示
，“他们需要重组 。封装在一个组，热管理在另一个组 ，可靠性在第三个组
，而芯片设计则在另一个独立的组
。3D-IC需要所有这些组紧密合作，甚至在原型设计阶段就需要如此。公司目前的组织架构并不适合这一点 。他们需要在团队和管理职责上进行一些内部调整 ，以便能够汇集必要的专业知识
。 ”

流程也需要改变。“在布局规划阶段
，你必须考虑如何在多个芯片之间分配功能，
”Bhatnagar表示 ，“层次化分区正在发生变化
，因为如果你不这样做，就会遇到问题 。也许你无法利用设计中可以放入旧工艺节点的某一部分 ，或者你最终会遇到两个芯片之间需要非常大带宽的要求
。这些问题本可以通过更好的布局规划或仔细的分区来避免。在进行层次化分区时
，思路必须正确 。它影响芯片之间需要传输的数据量，影响芯片的温度 ，影响它们之间的距离，以及你能容忍的延迟。只有通过仔细的架构规划
，才能最小化这些影响
。”

测试受到的影响很大。“你不能在组装后再进行测试，因为你需要确保在组装前使用的部件都是合格的 ， ”Neerkundar表示
，“你需要在晶圆级别进行测试 。这意味着你需要在这些芯片上设置某种类型的接触机制，尽管这些芯片的引脚（它们堆叠在组装堆栈的顶部）并不会作为封装引脚伸出
。但在晶圆分选时 ，你需要能够与它们通信。业界称之为牺牲焊盘
，你有常规的C4凸点或标准的凸点间距，用于连接和接触以进行晶圆分选 。但这些凸点和间距在组装成堆栈后使用的微凸点要高
。你需要两种路径：一种是通过牺牲焊盘进行测试 ，另一种是通过标准凸点。一旦组装好
，你就必须通过微凸点进行重新测试 。
”

行业本身也需要组织起来
。“要让这一技术在特定应用中取得成功，必须有足够多的公司对此感兴趣并共同努力 ，”Kuemerle表示
，“如果八家不同的公司（四家特定3D小芯片的用户和四家开发者）花三年时间在标准组织中争论封装尺寸、供电方式 、信号引脚分配
、数据速率等细节，那么这可能会实现。他们必须深入到非常详细的层面进行检查 。这在内存领域已经发生过 ，也可以在其他应用中实现
。 ”

工具和流程

如今，异构集成主要由垂直整合的公司进行
，这有其合理原因。“这种设计类型非常复杂，”Kuemerle表示 ，“当我们开展基于小芯片的项目或3D项目时
，我们会创建一个完整的验证环境来支持该项目 。如果你拥有所有输入，那么你可以确保实现目标 ，并在它们之间实现所需的功能。虽然有一些工具正在开发中以帮助实现这一点
，但目前还没有能无缝实现这一点的工具
。你必须构建定制化的环境，以便能够并行开展这些开发项目。物理实现也是如此 。我们仍在检查以确保芯片之间的匹配良好 ，因为你需要通过基底芯片和中间芯片将所有需要的内容传输到顶层芯片
。我们必须确保提供正确的连接。你可以使用工具来帮助实现这一点
，但还需要实施另一层级的定制检查，以确保成功 。
”

当所有部件一起设计时 ，可以构建流程
。“多小芯片集成需要系统级协同设计
，”Rapidus Design Solutions现场首席技术官Rozalia Beica表示，“这需要热模型和功耗模型 ，以及互连模型。这些模型能够实现小芯片、封装和基板的同步设计和集成，确保准确的热管理和功耗管理
，以及小芯片之间的可靠通信 。 ”

这些芯片不需要标准流程
。“我们有很多客户在进行3D设计，但都是自己摸索的 ，
”NHanced公司的Patti表示
，“他们使用标准工具，但都是手动进行这些考虑。他们会编写脚本 ，会临时提出修复冗余方案 。他们会决定如何筛选部件
，以确保使用已知合格的芯片
。所有这些都是使用EDA工具的手动操作，但这些工具可能也只是二维工具。我们有很多基于机构知识的经验法则 。EDA工具在HPC集群 、加速器等领域有立足之地 ，因为它们都聚焦于UCIe接口。虽然有一种标准化的感觉
，但客户群仍然很小
。”

要实现开放市场的小芯片经济，必须分离这些链接。“当你有多个来自不同来源的小芯片时 ，必须进行系统级分析
， ”新思科技的Chakraborty表示，“这意味着你需要与这些小芯片相关的分析模型 。它们可以是芯片热模型 ，例如
。同样，你需要用于IR和EMIR分析的功耗模型。然后
，你还需要分析广泛的应力和热机械应力类别 。你无法在芯片层面真正分析这些
。那么，在混合匹配来自不同供应商的芯片和解决方案时 ，如何在系统层面进行分析？安全性也很重要
，尤其是当你重用其他供应商的小芯片和解决方案时。你如何确保芯片的安全性和完整性？所有这些事情都非常重要，必须以可靠的方式结合起来 。
”

行业必须明确小芯片供应商必须提供什么 ，以及他们可以隐藏什么
。“我们有模型
，能够定义到每个凸点的IR下降，而不泄露凸点下的内容 ，”Bhatnagar表示
，“与任何IP一样，总会有担心在模型中泄露过多信息的问题。模型也需要足够准确 。人们最初会在封闭的生态系统中工作 ，在那里他们信任其生态系统合作伙伴会正确使用模型
。随着这些模型的成熟
，它们将足够详细，而不会泄露核心秘密。就像供需关系一样 ，模型生成和模型消费将同步进行 。这就是为什么我认为三到五年内不会形成市场的原因。不是因为人们没有开发芯片的知识
。我们有完全集成的3D-IC工具，可以读取所有模型并进行分析。工具和模型定义都已具备
，但信任需要时间来建立 。 ”

目前，没有人拥有完整的必要文件或模型列表
。“我们目前正在整理工具和接口文件格式的列表 ，甚至在将设计从一个合作伙伴移交给另一个合作伙伴时
，也会意识到潜在的挑战，
”Prautsch表示 ，“关键是接口挑战。我们必须从双方的角度来看 。封装设计公司和芯片设计公司必须了解彼此的设计世界
。”

慢慢地
，一切都会整合起来。“你不能说工具需要发展，或者标准需要发展 。你需要让它们一起发展 ， ”Neerkundar表示
，“你需要有支持标准化的工具
。然后，行业就可以研究如何设计小芯片
、购买小芯片 ，并从A供应商、B供应商和C供应商处独立组装它们
，然后制作出自己独特的产品。我们还没到那一步 。
”